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Design Space Optimization：AI 導航競爭規格

問題本質

IC 設計中的規格往往相互競爭（Trade-off），無法同時最佳化：

Power ↑  ←→  Performance ↑  ←→  Area ↓  ←→  Yield ↑
（PPA + Yield 四維度永遠在拉扯）

加上製程參數、架構選擇、物理實現等變數，形成一個超高維、非凸、多目標的設計空間。

核心框架：多目標最佳化

Pareto Front 概念

沒有一個解能同時在所有目標上最好，AI 的任務是找出 Pareto 最優前緣：

Performance
    ↑
    |  * (不可行)
    | . . *
    |  . * ← Pareto Front
    |   *
    |_________→ Power

設計師在 Pareto Front 上根據產品需求選擇最終點，而不是盲目搜尋。

AI 方法論

1. Bayesian Optimization（BO）

最主流的設計空間探索方法：

用 GP Surrogate 建模目標函數（如 timing、power）
用 Acquisition Function（EI、UCB、EHVI）決定下一個最值得嘗試的設計點
特別適合：每次評估成本高（需跑 P&R 或 SPICE）、參數維度中等（10–100）

初始 DoE 採樣 → GP 建模 → Acquisition 選點 → 
真實模擬/EDA 跑點 → 更新模型 → 迭代收斂

多目標版本：MOBO（Multi-Objective BO） — 代表工具 BoTorch / Ax

2. Reinforcement Learning（RL）

適合序列決策型設計流程：

Floorplan / Placement：Google 用 RL 做 chip floorplanning（Nature 2021）
Logic Synthesis 序列：選擇 abc 優化指令順序（DRiLLS、OpenABC-D）
Clock Tree / Power Grid 佈線策略

RL 的優勢：可以學習長序列動作的隱含策略，不需要顯式定義搜尋規則。

3. Evolutionary / Genetic Algorithm

適合離散 + 混合型設計空間：

Architecture-level 參數（cache size、pipeline depth、parallelism）
結合 NSGA-II / NSGA-III 直接在 Pareto Front 上演化
可處理不可微分的目標函數

4. Neural Architecture Search（NAS）風格

借鑑 NAS 思路用於硬體設計：

Differentiable NAS：把離散選擇鬆弛為連續，用梯度下降
Hardware-aware NAS：直接把 power、latency、area 當 loss 的一部分
應用：accelerator 設計、datapath 位元寬選擇

5. LLM / Foundation Model 輔助

最新趨勢，用 LLM 作為設計空間的「導航者」：

將設計規格、歷史 EDA log、Timing report 輸入 LLM
LLM 提供下一步調整建議（如：哪個 module 是 critical path 瓶頸）
結合 RAG 檢索相似歷史設計的成功方案

競爭規格導航實戰流程

1. 定義目標空間
   ├─ 主要目標：Fmax、Power、Area、Yield
   └─ 約束條件：DRC clean、Timing closure、面積上限

2. 參數化設計空間
   ├─ 連續變數：Vth 選擇、驅動強度、金屬層寬度
   └─ 離散變數：架構選項、cell library 選擇

3. 初始探索（DoE）
   └─ Latin Hypercube Sampling 或 Sobol Sequence

4. Surrogate 建模
   └─ GP / NN 預測各目標值

5. 多目標搜尋
   └─ MOBO or NSGA-III → 更新 Pareto Front

6. 設計師介入點
   └─ 在 Pareto Front 上選取符合產品定位的設計點

7. 驗證 & 收斂
   └─ 真實 EDA signoff 確認

工具生態

層級	工具 / 框架
學術框架	BoTorch、Ax、Optuna、DEAP
EDA 整合	Cadence Cerebrus、Synopsys DSO.ai
RL Placement	Google Brain Chip（Nature）、DeepMind
開源流程	OpenROAD + ML tuner
LLM 輔助	ChipNeMo（NVIDIA）、GPT-4 + EDA scripting

核心挑戰

黑盒評估成本高 — 每跑一次完整 P&R + Timing 可能要幾小時，限制了可探索的點數。解法是多階段 Surrogate（先用快速近似，再精確驗證）。

規格互相耦合非線性 — Power 和 Timing 的 trade-off 在不同 PVT corner 下形狀不同，單一 Surrogate 難以全局準確。解法是 multi-fidelity 建模。

設計空間離散性 — 很多設計選擇是離散的（cell type、floorplan topology），梯度方法失效。解法是混合整數 BO 或演化演算法。

需要深入哪個方向？例如 Cadence Cerebrus 實際使用、MOBO 數學推導、或 RL for logic synthesis 的具體實作？

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